Qu'est-ce que UCIe ? Architecture UCIe 3.0, bande passante et comparaison PCIe/CXL
2026-07-29 354

Les systèmes chiplet nécessitent plus qu'une simple connexion rapide, car la bande passante, la latence, la conception d'emballage, la puissance et la compatibilité affectent tous le bon fonctionnement du lien. Cet article montre comment calculer la bande passante UCIe, comparer les options d'emballage, comprendre la structure du protocole et du PHY, et choisir une mise en œuvre adaptée. Il explique également les versions UCIe, comment UCIe diffère de PCIe et CXL, et où il est utilisé dans l'IA, les processeurs, la mémoire, le réseau et d'autres systèmes. Vous apprendrez également comment tester un lien UCIe, identifier les problèmes courants et décider s'il convient à votre conception.

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Qu'est-ce que UCIe ?

Universal Chiplet Interconnect Express, ou UCIe, est une norme industrielle ouverte pour connecter des chiplets à l'intérieur d'un seul emballage semi-conducteur. Un chiplet est une petite puce fonctionnelle qui peut fournir un traitement, de la mémoire, des graphiques, du réseau, de la sécurité, des E/S ou de l'accélération.

UCIe donne à ces puces séparées une interface die-à-die commune afin qu'elles puissent communiquer comme des parties d'un seul système. Il peut transporter PCI Express, Compute Express Link, et des protocoles de streaming entre chiplets, y compris des puces produites par des fournisseurs différents ou avec des technologies de processus différentes.

Pourquoi les conceptions de chiplet ont besoin de UCIe ?

Figure 2. Avantages de la conception de chiplet

Les grandes puces monolithiques deviennent plus difficiles et plus coûteuses à fabriquer à mesure que la taille des puces et le nombre de transistors augmentent. Une plus grande puce utilise plus de surface de wafer et a une probabilité plus élevée de contenir un défaut, ce qui peut réduire le rendement et augmenter le coût de chaque dispositif utilisable.

Les chiplets divisent une grande conception en puces plus petites. Les noyaux de calcul peuvent utiliser un nœud de processus avancé, tandis que les fonctions analogiques, E/S, sécurité, contrôle et autres utilisent des nœuds matures et moins coûteux. Des chiplets éprouvés peuvent également être réutilisés dans plusieurs produits, réduisant le besoin de redesign complet du processeur à chaque fois.

Le défi restant est la communication. Les liens die-à-die propriétaires peuvent limiter la compatibilité entre les chiplets de différentes équipes ou fournisseurs. UCIe fournit une interface commune pour connecter les puces CPU, GPU, mémoire, E/S, réseau et accélérateur à l'intérieur d'un seul emballage.

Comment UCIe fonctionne-t-il ?

Figure 3. Initialisation du lien UCIe, entraînement, transfert de données et récupération d'erreurs

UCIe crée une connexion haute vitesse entre deux chiplets. Lorsque le système s'allume, le lien s'initialise et chaque côté rapporte ses taux de données pris en charge, configurations de voie, protocoles et caractéristiques de fonctionnement. Le lien sélectionne ensuite les paramètres pris en charge par les deux chiplets.

Les voies sont entraînées pour que le récepteur puisse reconnaître les signaux entrants et récupérer les données transmises. Une fois que l'entraînement est terminé, le PCIe, le CXL ou le trafic en continu peuvent circuler sur la connexion du package.

Pendant l'utilisation, le lien vérifie l'intégrité des données, gère les erreurs et peut réduire la puissance lorsque le trafic est inactif.

Versions UCIe de 1.0 à 3.0

UCIe a quatre versions de spécifications : UCIe 1.0, 1.1, 2.0, et 3.0. Chaque version ajoute de nouvelles capacités tout en maintenant l'interopérabilité avec les versions antérieures.

Version	Version	Débit de données planar maximum	Principales ajouts	Support d'emballage
UCIe 1.0	2022	Jusqu'à 32 GT/s, selon le mode de package	Introduction du PHY, de l'adaptateur, des protocoles PCIe, CXL, de diffusion, du modèle logiciel, et du cadre de conformité	Emballages standard et avancés en 2D ou 2.5D
UCIe 1.1	Août 2023	Jusqu'à 32 GT/s	Amélioration de la diffusion, de la lecture, support multi-protocoles, surveillance de la santé, réparation de liens, et tests de conformité	Cartes de bump révisées pour des emballages à moindre coût
UCIe 2.0	Août 2024	Jusqu'à 32 GT/s	Ajout de l'architecture UCIe DFx pour les tests, la télémétrie, la gestion, et le débogage	Ajout de l'UCIe-3D pour les connexions à pas fin et hybrides
UCIe 3.0	5 août 2025	48 et 64 GT/s	Ajout de la recalibration à l'exécution, amélioration du contrôle à faible consommation, portée latérale plus longue, téléchargement anticipé du firmware, ralentissement plus rapide, et signalisation d'urgence	Support de taux plus élevés pour UCIe-S et UCIe-A

Les chiplets basés sur différentes versions d'UCIe peuvent communiquer, mais le lien fonctionne uniquement aux débits de données et caractéristiques pris en charge par les deux appareils. Les ingénieurs doivent également confirmer que le PHY choisi, le nœud de processus, la technologie d'emballage, et les outils de vérification prennent en charge la version UCIe requise.

Architecture UCIe et couches de protocoles

Figure 4. UCIe Protocole, Adaptateur, FDI, RDI, et Architecture PHY

UCIe sépare la gestion des protocoles, la gestion des liens, et le signal électrique en trois couches principales : la couche de protocole, la couche d'adaptateur die-to-die, et la couche physique.

Couche de protocole

La couche de protocole gère le trafic échangé entre les chiplets. Cela peut inclure des transactions PCIe, du trafic mémoire et de cohérence CXL, ou des données en streaming provenant d'un autre protocole pris en charge.

UCIe ne remplace pas le PCIe ou le CXL. Il fournit la connexion au niveau du package utilisée pour transporter leur trafic entre les dies.

Couche d'adaptateur Die à Die

L'adaptateur die-to-die se situe entre les couches de protocole et physique. Il prépare les données de protocole pour la transmission et gère le lien.

Ses fonctions peuvent inclure la négociation de protocole, le cadrage des données, le contrôle de flux, la génération et la vérification du CRC, la gestion des réessais, le rapport d'erreurs, le contrôle de l'état du lien, et la gestion de l'état d'alimentation. Les fonctions exactes dépendent du mode de protocole sélectionné et de la version UCIe.

Couche physique

La couche physique envoie et reçoit les signaux électriques qui traversent le package. Elle comprend des transmetteurs, des récepteurs, des circuits d'horloge, de la logique de voie, des fonctions de calibration, et des connexions orientées vers le package.

Le canal principal transporte des données à haute vitesse. Le canal latéral transporte le contrôle, l'initialisation, l'entraînement, la gestion, et les informations d'état.

Voies et Modules

Un lien UCIe contient plusieurs voies regroupées en modules. Augmenter le nombre de voies actives augmente la bande passante totale mais nécessite également plus de zone de bord de die, de bumps, de routage, d'horloge, et de puissance PHY.

FDI et RDI

L'interface Flit-Aware Die-to-Die, ou FDI, connecte le bloc de protocole à l'adaptateur. L'interface Raw Die-to-Die, ou RDI, connecte l'adaptateur au PHY.

Ces interfaces définies permettent de développer les blocs de protocole, de contrôleur, et de PHY séparément tout en maintenant une connexion commune entre eux.

UCIe-S vs UCIe-A vs UCIe-3D

Figure 5. Structures de packages UCIe-S vs UCIe-A vs UCIe-3D

UCIe prend en charge trois configurations de package : UCIe-S pour les packages standard, UCIe-A pour les packages avancés, et UCIe-3D pour les dies empilés verticalement. L'option correcte dépend de la bande passante requise, de la zone de bord de die disponible, du processus de fabrication, des limites thermiques, et du budget d'emballage.

Point de comparaison	UCIe-S	UCIe-A	UCIe-3D
Type de package	Package standard	Package avancé	Package empilé tridimensionnel
Arrangement des dies	Dies placés côte à côte sur un substrat organique	Dies placés côte à côte à l'aide d'un interposeur, d'un pont, ou d'une couche de redistribution fine	Dies empilés verticalement
Longueur de canal approximative	Jusqu'à environ 25 mm	Jusqu'à environ 2 mm	Dépend de l'empilement des dies et de la structure de liaison
Densité de connexion	Inférieure	Supérieure	La densité potentielle la plus élevée
Objectif d'énergie de liaison	Environ 0,5 à 1 pJ/bit	Environ 0,25 à 0,5 pJ/bit	Potentiellement plus faible en raison de connexions verticales très courtes
Coût relatif de l'emballage	Inférieur	Supérieur	Généralement le plus élevé
Difficulté de routage	Modérée	Élevée	Très élevée
Difficulté thermique	Modérée	Supérieure	La plus élevée car les dies empilés rendent l'évacuation de la chaleur plus difficile
Difficulté de test et d'assemblage	Inférieure	Supérieure	La plus élevée
Mieux adapté à	Systèmes de chiplets à bande passante modérée et sensibles aux coûts	Liens courte, large et à haute bande passante die-à-die	Liens verticaux denses ou conceptions avec un espace limité sur le bord des dies

UCIe-S

UCIe-S s'intègre dans les procédés de fabrication standard des substrats organiques et les processus d'assemblage établis. Le plan d'étage PHY, les chemins de retour, la distribution d'énergie, le routage d'échappement de bump, et les matériaux du substrat nécessitent toujours une coordination soigneuse pour maintenir la qualité du signal.

UCIe-A

UCIe-A nécessite une planification étroite entre les chiplets, le PHY, l'emballage et le réseau de puissance. Les cartes de bump, routage des ponts ou interposeurs, chemins d'horloge, tolérance d'alignement, et limites d'assemblage doivent être vérifiés tôt en utilisant la superposition d'emballages prévue.

UCIe-3D

UCIe-3D nécessite un placement soigné des fonctions à haute puissance, des capteurs thermiques, des chemins d'alimentation et des réseaux d'horloge à travers les dies empilés. Les tests doivent également être planifiés avant l'assemblage à travers le dépistage des dies réputés, les auto-tests intégrés, l'isolement des défauts et des fonctionnalités de réparation.

Les chiffres de longueur de canal et d'énergie dans le tableau sont des cibles de référence. Les résultats réels dépendent du PHY, du taux de ligne, du nœud de processus, de l'espacement des bumps, des matériaux d'emballage, du routage, de la tension et de la température.

Performance UCIe

La performance UCIe dépend du taux de ligne, du nombre total de lignes actives, du design du PHY, du canal d'emballage, et du protocole transporté. UCIe 3.0 supporte des taux de données planaires de 48 et 64 GT/s pour UCIe-S et UCIe-A. Ces valeurs sont des taux de signal brut pour chaque ligne, pas la bande passante finale disponible pour les données applicatives.

Taux de données et bande passante utilisable

La bande passante brute théorique dans une direction peut être calculée comme suit :

Bande passante brute théorique par direction = Taux de ligne × Nombre total de lignes actives ÷ 8

Le nombre total de lignes actives inclut toutes les lignes actives à travers chaque module utilisé par le lien :

Nombre total de lignes actives = Lignes actives par module × Nombre de modules actifs

Par exemple, deux modules actifs avec 16 lignes par module fournissent :

Nombre total de lignes actives = 16 × 2 = 32 lignes

La formule de bande passante suppose un bit transmis par transfert. Elle ne prend pas en compte les en-têtes de protocole, le cadrage, le CRC, les tentatives, le contrôle de flux, ou les périodes d'inactivité. Diviser par huit convertit les gigabits par seconde en gigaoctets par seconde.

Pour un module actif à 16 lignes :

• À 64 GT/s : 64 × 16 ÷ 8 = 128 Go/s de bande passante brute théorique par direction

• À 48 GT/s : 48 × 16 ÷ 8 = 96 Go/s de bande passante brute théorique par direction

La bande passante effective est inférieure car une partie de la capacité du lien est utilisée pour la gestion des protocoles, le cadrage, le CRC, les tentatives, le contrôle de flux, et les périodes d'inactivité.

Bande passante effective = Bande passante brute théorique × Efficacité de la charge utile

Un résultat de bande passante de charge utile rapporté devrait indiquer la version UCIe, le protocole, le nombre total de lignes, le nombre de modules, la direction du trafic, la taille des paquets, le taux de tentatives, le temps d'inactivité, et les conditions de test.

Exemple pratique : Choisir le taux de ligne

Supposons qu'un chiplet nécessite 80 Go/s de bande passante de charge utile et que l'efficacité de la charge utile prévue est de 80 %.

L'efficacité de 80 % utilisée dans cet exemple est une hypothèse de conception illustrative, pas une valeur d'efficacité UCIe fixe. L'efficacité réelle dépend du protocole, de la taille des paquets, du cadrage, du CRC, des tentatives, du contrôle de flux, des périodes d'inactivité, et du motif de trafic.

Bande passante brute théorique requise = 80 Go/s ÷ 0,80 = 100 Go/s

Configuration du lien	Bande passante brute théorique par direction	Charge utile à 80 % d'efficacité	Résultat
16 lignes actives au total à 48 GT/s	96 Go/s	76,8 Go/s	Pas assez
16 lignes actives au total à 64 GT/s	128 Go/s	102,4 Go/s	Atteint l'objectif

Un lien avec 16 voies actives au total fonctionnant à 64 GT/s répond à l'exigence de charge utile de 80 Go/s et offre une certaine marge de bande passante supplémentaire. Cependant, le PHY, le contrôleur, le nœud de processus et le package doivent tous prendre en charge le taux sélectionné. Le canal du package doit également maintenir une qualité de signal suffisante à 64 GT/s.

Performance Facteur	Effet principal
Taux de voie	Des taux plus élevés augmentent la bande passante mais nécessitent une meilleure qualité de signal
Voies actives totales	Plus de voies augmentent la bande passante, la puissance du PHY, le routage, l'utilisation des bumps et la surface de la puce
Nombre de modules	Plus de modules augmentent le nombre total de voies et la bande passante disponible
Efficacité de la charge utile	Détermine combien de bande passante brute est disponible pour les données d'application
Latence	Dépend du protocole, de l'adaptateur, du PHY, des buffers, des horloges et des réessais
Densité de bande passante	Indique combien de bande passante peut être fournie le long du bord de la puce
Énergie par bit	Affecte la consommation d'énergie du lien et la température du package
Canal du package	Affecte la perte, les réflexions, la diaphonie et la marge de signal

Latence

La latence UCIe inclut le retard à travers la couche de protocole, l'adaptateur die-to-die, le PHY, les buffers, les croisements d'horloge et le canal du package. Les réessais ajoutent un retard supplémentaire lorsque des données corrompues doivent être retransmises.

De courtes connexions de package réduisent le retard de propagation et la perte de signal. Cependant, le buffering, l'alignement des horloges, le traitement des protocoles et les chemins de données internes peuvent toujours ajouter une latence mesurable. Les résultats des tests doivent clairement indiquer où commence et se termine la mesure de latence, car la latencePHY à PHY est différente de la latence au niveau de l'application complète.

UCIe vs PCIe et CXL

UCIe, PCIe et CXL ont des objectifs différents. UCIe connecte les chiplets à l'intérieur d'un package, PCIe connecte les processeurs aux périphériques I/O, et CXL prend en charge une communication cohérente entre les processeurs, les accélérateurs et la mémoire. UCIe peut transporter du trafic PCIe et CXL entre les dies.

Point de comparaison	UCIe	PCIe	CXL
Objectif principal	Connexion chiplet à chiplet die-to-die	I/O processeur à périphérique	Connexion cohérente entre processeur, accélérateur, et mémoire
Localisation typique	À l'intérieur d'un package semi-conducteur	Cartes, cartes, connecteurs, et câbles	Liens de périphériques externes ou liens de chiplets via UCIe
Connexion physique	Traces de package, ponts, interposeurs ou bonds verticaux	Voies de carte série à haute vitesse	Utilise le signalement PCIe à l'extérieur et peut utiliser UCIe en interne
Cohérence	Ne fournit pas de cohérence par lui-même	PCIe standard n'est pas cohérent au niveau cache	Prend en charge la cohérence du cache et de la mémoire
Utilisations courantes	Chiplets CPU, GPU, mémoire, I/O, et accélérateur	SSD, GPU, et adaptateurs réseau	Expansion de mémoire, regroupement, et accélérateurs

Utilisez PCIe pour les périphériques I/O standard, CXL lorsque l'accès à la mémoire ou au cache cohérent est requis, et UCIe lorsque ces fonctions sont divisées entre les chiplets à l'intérieur d'un package.

UCIe vs BoW

UCIe et Bunch of Wires, ou BoW, sont tous deux des standards d'interconnexion die-to-die. UCIe fournit une architecture plus large avec un support de protocole défini, une gestion de lien, des fonctions logicielles et des tests de conformité. BoW se concentre davantage sur l'interface électrique die-to-die et offre aux concepteurs une plus grande flexibilité dans les couches de protocole supérieures.

Point de comparaison	UCIe	BoW
Portée	PHY, adaptateur, protocoles, gestion, et conformité	Principalement des interfaces électriques et de lien die-to-die
Support de protocole	PCIe, CXL, et streaming	Protocoles standard ou propriétaires
Force principale	Interopérabilité multi-fournisseur	Mise en œuvre flexible et personnalisable
Mieux adapté à	Plates-formes de chiplets standardisées	Conceptions de chiplets personnalisées et SoC dissociés

UCIe est généralement le meilleur choix lorsque des protocoles standardisés et une compatibilité multi-fournisseur sont requises. BoW peut convenir aux conceptions qui ont besoin de plus de contrôle sur le lien et l'architecture des couches supérieures.

Applications UCIe courantes

Figure 6. Applications UCIe courantes

UCIe est utilisé dans des systèmes qui répartissent le traitement, la mémoire, le réseau et les fonctions I/O sur plusieurs dies.

Groupe d'application	Besoin de conception principal	Comment UCIe aide
IA, GPU et HPC	Mouvement de données élevé entre calcul, cache, mémoire et I/O	Connecte les chiplets liés au calcul et à la mémoire via de courts liens larges de package
CPU et processeurs de centre de données	Conceptions de processeur modulaires avec des fonctions de calcul, de contrôle et d'E/S séparées	Connecte le processeur, le cache, le contrôleur de mémoire, la sécurité et les chiplets d'E/S
Systèmes de mémoire	Plus de bande passante ou de capacité qu'une seule puce peut fournir	Connecte les dies de calcul au cache, au contrôleur de mémoire ou aux chiplets d'extension de mémoire
Réseautage et télécommunications	Sépare le traitement numérique des fonctions SerDes, de synchronisation et d'interface	Connecte les dies de traitement de paquets, de réseautage, de sécurité et d'E/S haute vitesse
Automobile et informatique à la périphérie	Combine le traitement spécialisé dans des limites de puissance et d'emballage	Connecte les dies de calcul, de graphisme, de traitement de capteurs, de réseautage, de mémoire et d'E/S
I/O optique	Réduit la perte et la puissance des longues connexions électriques	Connecte un die de processeur ou de commutateur à un chiplet d'E/S optique séparé

Comment sélectionner une implémentation UCIe

Une implémentation UCIe inclut le contrôleur, le PHY et les outils de vérification nécessaires pour le lien chiplet. Ceux-ci doivent prendre en charge la même version, protocole, emballage, nœud de procédé, cible de performance et conditions de fonctionnement UCIe.

Étape 1 : Confirmer la version UCIe

Vérifiez que les deux chiplets prennent en charge la version UCIe requise. Si des versions différentes sont utilisées, le lien ne peut utiliser que les taux et les fonctionnalités pris en charge par les deux côtés.

Étape 2 : Calculer la bande passante requise

Confirmez que le taux de voie, le nombre de voies et le nombre de modules peuvent fournir la bande passante de charge utile requise. Laissez suffisamment de marge pour la surcharge de protocole, les réessais et les changements de trafic.

Étape 3 : Faire correspondre le type d'emballage

Assurez-vous que le PHY prend en charge l'emballage sélectionné, qu'il s'agisse de UCIe-S, UCIe-A ou UCIe-3D. L'emballage doit également répondre aux limites de routage, de longueur de voie, de pas de bosse et de qualité de signal requises.

Étape 4 : Vérifier le support du nœud de procédé

Confirmez le support de la fonderie sélectionnée, du nœud de procédé, de l'option de tension, de la pile métallique, de la plage de température et de la qualification requise.

Étape 5 : Vérifier le support du protocole

Vérifiez le support de PCIe, CXL, de streaming ou de tout mappage de protocole personnalisé utilisé par les chiplets. Confirmez également que les interfaces SoC requises sont disponibles.

Étape 6 : Passer en revue la puissance, la latence et la surface

Vérifiez la puissance active et au repos, la latence de bout en bout, la surface PHY et la surface du contrôleur. Ces valeurs doivent respecter les limites de puissance, thermiques et de surface de l'emballage.

Étape 7 : Vérifier les fonctionnalités de test et de réparation

Recherchez des boucles de retour, des injections d'erreur, des compteurs CRC, des réparations de voies, des fonctions de diagnostic et d'autres fonctionnalités nécessaires au démarrage et aux tests de défauts.

Étape 8 : Confirmer le support de vérification

Assurez-vous que les outils de vérification couvrent les vérifications de protocole, les tests de conformité, les interfaces FDI et RDI, les cas d'erreur et le fonctionnement complet du lien.

Étape 9 : Passer en revue le support et le cycle de vie

Vérifiez la documentation, les modèles, les besoins en firmware, le support technique, les plans de maintenance et la feuille de route du produit. Un support à long terme est important pour les conceptions ayant une longue durée de production.

Étape 10 : Vérifier l'interopérabilité

Deux chiplets peuvent prendre en charge la même version UCIe et ne pas fonctionner ensemble. Demandez des résultats d'interopérabilité en utilisant le contrôleur, le PHY, le taux de données, le nombre de voies, l'emballage, le protocole, le nœud de procédé et les fonctionnalités de récupération prévus.

Tests et dépannage UCIe

Un lien UCIe doit être testé avant le tape-out, pendant la conception de l'emballage, après l'assemblage et lors du démarrage du système.

Principales étapes de test

Étape de test	Vérifications principales
Vérification pré-silicon	Réinitialisation, formation, protocoles, états de puissance, CRC, réessai, erreurs et réparation de voies
Simulation de canal d'emballage	Perte, réflexions, diaphonie, décalage, changements d'impédance et marge de signal
Conformité PHY	Temporisation de l'émetteur, jitter, marge du récepteur, BER, décalage de voie et temporisation basse puissance
Test de protocole	Ordre des données correct, détection CRC, réessai, contrôle de flux et réparation de voies
Test d'interopérabilité	Fonctionnement de la combinaison exacte de contrôleur, PHY, emballage, taux, nombre de voies et protocole

Test d'interopérabilité multi-fournisseur

Connectez le contrôleur et le PHY prévus à travers la conception d'emballage de production. Testez chaque taux et largeur de voie pris en charge, puis vérifiez l'initialisation, la formation, le transfert de données, les changements d'états de puissance, le CRC, le réessai, la réparation de voies et le reporting d'erreur.

Répétez les tests sur différentes tensions et températures. Enregistrez le taux négocié, les voies actives, le BER, les réessais, la bande passante, la latence et tout cas de récupération échoué.

Problèmes UCIe courants

Problème	Vérifications principales	Solution possible
Le lien ne s'initialise pas	Réinitialiser, horloge, puissance, séquence, bande latérale et paramètres de capacité	Horodatage correct, puissance, horlogue, micrologiciel ou configuration
Les liaisons s'entraînent à un taux inférieur	Taux négocié, largeur de voie, BER, marge d'œil, perte et diaphonie	Améliorer le routage, corriger les paramètres ou utiliser un taux inférieur pris en charge
BER élevé	Jitter, décalage, réflexions, perte de canal et bruit d'alimentation	Améliorer l'impédance, le routage, l'espacement, le filtrage ou l'ajustement du PHY
Bande passante faible	Voies actives, taux de lien, réessais, contrôle de flux et interfaces internes	Restaurer les voies, supprimer les erreurs, augmenter les tampons ou élargir le chemin interne
Latence excessive	Tampons, traversées d'horloge, réessais, congestion et états de puissance	Réduire le tamponnement, corriger les erreurs ou ajuster la politique d'alimentation
Erreur de compatibilité	Versions de protocole, mappages, paramètres FDI/RDI, micrologiciel et fonctionnalités optionnelles	Aligner les paramètres ou utiliser une combinaison IP testée

Les rapports de test doivent indiquer la version UCIe, les révisions IP, le paquet, le débit de données, le nombre de voies, la tension, la température, le protocole, le modèle de trafic, la durée et la limite de réussite ou d'échec.

UCIe est-il adapté à votre conception ?

UCIe convient lorsque plusieurs chiplets nécessitent une communication à large bande passante à l'intérieur d'un seul paquet. Il est moins adapté aux conceptions simples, à faible bande passante ou très sensibles au coût.

Utilisez UCIe lorsque	Envisagez une autre interface lorsque
Plusieurs chiplets échangent de grandes quantités de données	La conception s'intègre efficacement sur une seule puce
Une bande passante élevée au niveau du paquet est requise	Le lien ne transporte que des données de contrôle à faible vitesse
Des chiplets réutilisables font partie du plan produit	Le coût du paquet doit rester très bas
Différentes fonctions nécessitent des nœuds de process différents	Un lien parallèle simple ou propriétaire suffit
PCIe, CXL ou le trafic de streaming doivent circuler entre les puces	Un IP UCIe approprié n'est pas disponible
Un support multi-fournisseur est requis	Les tests d'emballage et d'interopérabilité ne peuvent pas être pris en charge

UCIe est un bon choix lorsque sa bande passante, la réutilisation des chiplets et la flexibilité du processus justifient le travail supplémentaire en matière d'emballage, de test et de vérification.