CoWoS Packaging Explained: CoWoS-S vs. CoWoS-R vs. CoWoS-L, HBM, Manufacturing, and AI Chips
2026-08-03 578

CoWoS, ou Chip-on-Wafer-on-Substrate, connecte des die logiques, des chiplets et de la mémoire à large bande passante au sein d'un grand emballage. Il fournit des connexions courtes et denses qui soutiennent un transfert de données rapide entre le calcul et la mémoire. CoWoS-S utilise un grand interposeur en silicium pour un routage dense sur une large zone. CoWoS-R remplace l'interposeur en silicium complet par un RDL multicouche, tandis que CoWoS-L combine le routage RDL avec des interconnexions en silicium petites uniquement là où des connexions très fines sont requises. Chaque version offre un équilibre différent entre densité de routage, taille d'emballage, utilisation du silicium, coût et complexité de fabrication.

Catalogue

Qu'est-ce que l'emballage CoWoS et comment ça fonctionne ?

CoWoS, ou Chip-on-Wafer-on-Substrate, est une technologie d'emballage avancée qui place un ou plusieurs die logiques et des piles de mémoire à large bande passante (HBM) très près l'un de l'autre au sein du même emballage. Elle est largement utilisée pour les accélérateurs IA, les processeurs de calcul haute performance, les puces de mise en réseau et d'autres systèmes qui nécessitent une grande bande passante mémoire et une communication rapide entre die.

Au lieu d'envoyer des signaux entre des emballages séparés par de longues traces de PCB, CoWoS utilise un interposeur en silicium, un interposeur de couche de redistribution (RDL) ou une interconnexion de silicium local pour créer des connexions électriques denses entre le die logique et la HBM. Ces connexions plus courtes soutiennent des interfaces mémoire plus larges, une latence de communication plus faible et une consommation d'énergie des interconnexions plus faible.

La structure d'interconnexion se connecte vers le bas au substrat de l'emballage. Le substrat distribue l'alimentation et la masse, transporte les signaux d'entrée et de sortie externes, et connecte l'ensemble de l'assemblage CoWoS au PCB système.

Le chemin de données principal du processeur à la mémoire est :

HBM ↔ interposeur, RDL, ou LSI ↔ die logique

La connexion de l'emballage au système suit un chemin séparé :

Die logique et structure d'interconnexion → substrat d'emballage → PCB

Comment les die logiques, HBM et le substrat d'emballage sont connectés

Le die logique effectue le travail de calcul principal, tandis que les piles HBM fournissent une mémoire à haute capacité à travers des milliers de connexions de signal étroitement espacées. Selon l'architecture de CoWoS, la communication entre eux est routée à travers un interposeur en silicium complet, un grand interposeur RDL, ou des interconnexions en silicium localisées uniquement là où un routage très dense est requis.

Le substrat d'emballage connecte le paquet CoWoS au PCB et transporte l'alimentation, la masse, les signaux de contrôle et les I/O externes.

Emballage Élément	Fonction Principale	Utilisation Principale de CoWoS
Die logique	Effectue le traitement IA, HPC, mise en réseau, ou traitement de calcul général	Toutes les architectures CoWoS
Pile HBM	Fournit une mémoire à haute capacité et à haute bande passante près du processeur	Paquets AI et HPC
Interposeur en silicium	Fournit un routage dense à travers une vaste zone active	Principalement CoWoS-S
Interposeur RDL	Fournit un routage de signal et d'alimentation sur une zone plus large sans un interposeur en silicium complet	CoWoS-R et CoWoS-L
Interconnexion en silicium local	Fournit un routage au niveau silicium à des interfaces denses sélectionnées	CoWoS-L
Substrat de paquet	Connecte l'assemblage CoWoS à l'alimentation système, à la masse, à l'E/S et au PCB	Toutes les architectures CoWoS

Pourquoi CoWoS est utilisé pour AI, HPC et HBM ?

Figure 2. Processeur AI avec plusieurs piles HBM

Les accélérateurs AI et processeurs HPC doivent déplacer de grandes quantités de données entre les puces de calcul et la mémoire. HBM fournit cette bande passante grâce à une interface très large, mais cela nécessite des milliers de connexions étroitement espacées. CoWoS place les piles HBM à côté de la puce logique et utilise un routage dense au niveau du paquet pour garder ces connexions courtes.

Cet arrangement aide à réduire le délai de signal, la perte de puissance d'interconnexion et la difficulté de routage qui se produirait si le processeur et la mémoire étaient placés dans des paquets séparés. Cela permet également à plusieurs piles HBM d'opérer en parallèle, offrant au processeur une bande passante mémoire beaucoup plus élevée que les connexions mémoire externes conventionnelles.

CoWoS est également utile lorsqu'une conception inclut de grandes puces logiques, plusieurs chiplets, ou plusieurs piles HBM. Un paquet conventionnel peut ne pas fournir une densité de routage suffisante ou une zone de paquet utilisable pour ces composants. CoWoS crée une plateforme d'intégration plus grande tout en maintenant des connexions à pas fin entre les puces.

Dans les systèmes pratiques, CoWoS est sélectionné lorsqu'un processeur nécessite une très haute bande passante mémoire, plusieurs piles HBM proches de la puce de calcul, courtes et larges connexions entre puces, un support pour de grandes puces ou plusieurs chiplets, et une puissance d'interconnexion inférieure à celle du routage entre paquets.

Le principal avantage n'est pas simplement de placer plus de puces dans un seul paquet. CoWoS fournit la structure d'interconnexion dense nécessaire pour garder les puissants processeurs AI et HPC continuellement approvisionnés en données.

CoWoS-S vs. CoWoS-R vs. CoWoS-L

Figure 3. CoWoS-S vs CoWoS-R vs CoWoS-L

CoWoS-S, CoWoS-R et CoWoS-L utilisent différentes structures d'interconnexion pour connecter les puces logiques, les piles HBM et le substrat de paquet. La principale différence réside dans la quantité de silicium utilisée et l'endroit où la plus haute densité de routage est placée.

Facteur de comparaison	CoWoS-S	CoWoS-R	CoWoS-L
Principale structure d'interconnexion	Grand interposeur en silicium	Interposeur RDL multicouche	Interposeur RDL avec des ponts en silicium localisés
Densité de routage	Très élevée à travers une vaste zone active	Inférieure à celle du silicium mais convenable pour un routage au niveau du paquet plus large	Très élevée à des interfaces sélectionnées
Utilisation du silicium	Utilise une grande zone en silicium sous les puces actives	Ne nécessite pas d'interposeur en silicium complet	Utilise le silicium uniquement où un routage à pas fin est nécessaire
Utilisation de TSV	Les TSV fournissent des connexions verticales à travers l'interposeur en silicium	Ne dépend pas d'un grand interposeur basé sur TSV	Utilise le routage RDL avec des structures d'interconnexion en silicium localisées
Évolutivité du paquet	Limité par la complexité de fabrication, la taille et le rendement de grands interposeurs	Prend en charge de plus grandes zones de paquets basées sur RDL	Prend en charge de grands paquets tout en conservant des interfaces locales denses
Comportement mécanique	Structure en silicium plus rigide, nécessitant un contrôle minutieux du stress et de la déformation	Structure en polymère-RDL plus conforme	Combine la conformité RDL avec des régions de silicium localisées
Principal avantage	Fournit une large densité de routage au niveau silicium	Fournit un routage de grande surface avec moins de silicium	Équilibre entre la grande taille du paquet et la haute densité de routage locale
Principale limitation	Coût plus élevé, surface en silicium, complexité de fabrication et risque de rendement	Densité de routage inférieure à celle des interposeurs en silicium	Intégration plus complexe des RDL et des interconnexions en silicium localisées
Meilleure adéquation	Routage dense entre logique et HBM à travers une vaste zone de paquet	Grands paquets où la densité de routage RDL est suffisante	Grands paquets d'IA et de HPC nécessitant un routage dense uniquement à des interfaces sélectionnées

CoWoS-S

CoWoS-S utilise un interposeur en silicium sous les puces logiques et les piles HBM. De fines couches métalliques dans l'interposeur fournissent des connexions horizontales entre les puces.

Les TSV passent verticalement à travers l'interposeur en silicium et connectent le routage côté supérieur à des bosses en dessous. Ces voies verticales transportent l'alimentation, la terre et les signaux externes vers le substrat du package.

Parce que l'interposeur est fait de silicium, il peut supporter un câblage plus fin qu'une structure RDL à base de polymère. Le principal défi est qu'un grand interposeur nécessite plus de surface en silicium et expose une plus grande surface aux défauts de fabrication. La taille de l'interposeur peut donc affecter le coût, le rendement et la déformation du package.

CoWoS-R

CoWoS-R remplace l'interposeur en silicium complet par une structure RDL multicouche. Des traces en cuivre sont dessinées entre des couches diélectriques en polymère pour transporter les signaux, l'alimentation et la terre à travers le package.

Le routage RDL ne nécessite pas de TSV à travers une grande plaque de silicium. Des connexions verticales se forment par le biais de vias entre les couches RDL et à travers des connexions de bosses aux puces et au substrat du package.

Cette structure permet à la zone d'interconnexion de s'étendre sans fabriquer un très grand interposeur en silicium. Toutefois, la largeur des lignes RDL, l'espacement et les dimensions des vias sont généralement plus grandes que celles disponibles en silicium, de sorte qu'elle ne peut pas fournir la même densité de routage aux interfaces les plus exigeantes.

CoWoS-L

CoWoS-L combine un routage RDL large avec des interconnexions en silicium local, ou LSI. Les couches RDL gèrent les connexions à travers le package plus vaste, tandis que de petites régions en silicium sont placées près des interfaces qui nécessitent un câblage plus fin.

Un LSI fonctionne comme un pont en silicium localisé plutôt qu'un interposeur complet. Il relie les puces voisines par des traces métalliques courtes et à pas fin. Cela le rend utile pour des interfaces denses de logique à HBM ou de puce à puce sans placer une grande couche de silicium sous l'assemblage complet.

Les structures RDL et LSI doivent être alignées et connectées avec précision lors de la fabrication. Cela crée des étapes d'intégration supplémentaires par rapport à l'utilisation uniquement d'un interposeur en silicium ou uniquement de RDL.

Le choix dépend du nombre de HBM, du placement des puces, du pas d'interface, de la surface du package, de l'alimentation, du refroidissement, de la déformation, du coût et du rendement de fabrication.

CoWoS-S est adapté aux conceptions qui nécessitent un routage dense en silicium sur une grande surface. CoWoS-R est plus adapté lorsque un grand package peut fonctionner avec une densité de routage de niveau RDL. CoWoS-L est utilisé lorsque la majorité du package peut compter sur RDL, mais que certaines interfaces sélectionnées nécessitent encore des connexions de niveau silicium plus fines.

Comment le packaging CoWoS est fabriqué

Figure 4. Processus de fabrication CoWoS

La fabrication de CoWoS implique la construction de l'interconnexion du package, la sélection de puces éprouvées, le placement et le collage des puces logiques et HBM, la réalisation des connexions mécaniques et électriques, et le test du package fini. Les détails exacts de fabrication varient avec l'architecture CoWoS, mais la séquence d'assemblage globale est similaire.

Étape de fabrication	Que se passe-t-il
Fabrication d'interconnexion	L'interposeur en silicium, la structure RDL, ou la structure RDL-et-LSI est fabriquée avec le routage de signal, d'alimentation et de terre requis. Des connexions verticales et des structures intégrées sont également formées là où cela est nécessaire selon la conception du package.
Test des puces connues pour être bonnes	Les puces logiques, les piles HBM et les chiplets sont testés électriquement avant l'assemblage. Le dépistage des puces défectueuses avant le collage est important car un composant défaillant peut réduire le rendement de l'ensemble du package multi-puces.
Placement des puces	Les puces logiques, les piles HBM et d'autres chiplets sont positionnés avec une haute précision d'alignement sur leurs zones de connexion prévues. Le placement devient plus exigeant à mesure que le pitch des bosses diminue et que le nombre de puces augmente.
Collage des puces	Les puces sont collées à la structure d'interconnexion préparée par le biais de micro-bosses ou d'autres connexions à pas fin. La qualité du collage, l'alignement, la résistance de contact et l'intégrité des joints doivent être contrôlés avec soin.
Remplissage et moulage	Le remplissage est appliqué autour des joints à pas fin pour soutenir les connexions et réduire le stress mécanique. Des matériaux de moulage peuvent également être utilisés en fonction de la structure du package pour protéger et intégrer l'assemblage.
Attachement du substrat	L'assemblage de puces et d'interconnexion terminé est connecté au substrat du package, généralement par le biais de connexions de bosses plus grandes telles que des bosses C4. Le substrat transporte l'alimentation, la terre et les E/S externes vers le PCB du système.
Finition mécanique et thermique	Les raidisseurs, couvercles, dissipateurs de chaleur, matériaux d'interface thermique et autres composants structurels sont ajoutés selon les besoins. La déformation, le stress mécanique et le contact thermique doivent être contrôlés sur le grand paquet.
Test électrique final	Le paquet complet est testé pour le fonctionnement logique, la communication HBM, la continuité des interconnexions, la livraison d'énergie, les E/S externes et d'autres fonctions électriques.
Test de fiabilité	Les paquets peuvent subir des cycles thermiques, des tests de température, une évaluation du stress mécanique et d'autres procédures de qualification pour vérifier les joints de soudure, les interconnexions, la déformation et la fiabilité à long terme.

La séquence de fabrication principale est :

Fabrication d'interconnexions → test de die connu → placement de die → liaison de die → sous-remplissage ou moulage → fixation de substrat → finitions mécaniques et thermiques → test final.

Avantages et défis techniques de CoWoS

CoWoS offre une haute densité d'interconnexion entre les die logiques, HBM et chiplets. Ses connexions courtes et à pas fin supportent des chemins de données larges et une bande passante mémoire élevée. Il permet également de combiner des die de calcul, mémoire et E/S fabriqués avec différentes technologies de process dans un seul paquet.

Le principal compromis est une plus grande complexité d'assemblage. Avec l'augmentation de la taille du paquet, le nombre de die et le nombre de HBM, le coût de fabrication, le risque de rendement et la difficulté de production augmentent également.

La performance thermique est évaluée à travers la température de jonction, les points chauds, la résistance thermique et la distribution de température sur les die logiques et HBM. Un chauffage inégal peut également augmenter la déformation du paquet car le silicium, le cuivre, les composés de moulage et les matériaux de substrat se dilatent à des taux différents.

L'intégrité de l'alimentation est évaluée à travers l'impédance PDN, la chute de tension IR, l'affaissement de tension, le dépassement et le bruit d'alimentation. La résistance et l'inductance dans les bosses, vias, RDL, câblage interposeur et connexions de substrat peuvent affecter la stabilité des rails. Le découplage local et les condensateurs à tranchée profonde embarqués, ou DTC, peuvent fournir une charge proche du die logique et réduire l'impédance de la livraison d'énergie lors de changements rapides de courant.

L'intégrité du signal dépend de la résistance, de la capacitance et de l'inductance des TSV, des traces RDL, des micro-bosses et du routage du paquet. Elle est évaluée à travers la perte d'insertion, la perte de retour, le diaphonie, l'ouverture de l'œil, le jitter et la marge de temps.

La fiabilité est évaluée à travers les cycles thermiques, la mesure de la déformation, la contrainte sur les bosses, la continuité des interconnexions et l'inspection des pannes. Le chauffage et le refroidissement répétés peuvent stresser les micro-bosses et les joints C4, entraînant une fatigue de soudure, des fissures ou une délamination.

Applications et exemples de puces CoWoS

CoWoS est principalement utilisé dans les accéléteurs d'IA, les processeurs HPC, les ASIC de mise en réseau et les dispositifs basés sur des chiplets qui nécessitent HBM ou une intégration multi-die dense.

Exemples de puces et ASIC utilisant CoWoS

• NVIDIA Hopper : Les GPU Hopper de NVIDIA pour centre de données, y compris les accélérateurs de classe H100, combinent un grand GPU avec HBM pour des charges de travail IA et HPC. En janvier 2025, le PDG de NVIDIA, Jensen Huang, a confirmé que la production de Hopper utilise CoWoS-S.

NVIDIA Blackwell : Blackwell augmente la complexité du paquet en utilisant plusieurs grands die de calcul avec HBM. Huang a déclaré que NVIDIA utiliserait principalement CoWoS-L lors du passage de Hopper à Blackwell. L'architecture utilise un routage RDL à grande surface avec des interconnexions en silicium locales denses.

• AMD Instinct MI300 : La famille MI300 d'AMD combine plusieurs chiplets de calcul et d'E/S avec huit piles HBM. Le paquet utilise TSMC SoIC pour l'empilement vertical de puces avec CoWoS pour une intégration de niveau paquet plus grande. Cela montre comment l'empilement 3D et l'emballage 2.5D peuvent être combinés dans le même processeur.

• Broadcom 5 nm ASIC pour centre de données : Broadcom a annoncé un ASIC de 625 mm² en 5 nm utilisant la technologie interposeur CoWoS de TSMC avec HBM2E, 112 Gbps SerDes et des interfaces die-à-die à large bande. La plateforme a été développée pour les infrastructures de centre de données, d'IA, HPC et 5G.

Ces exemples montrent que CoWoS est utilisé au-delà des GPU IA. Il prend également en charge les accélérateurs HPC, les ASIC AI personnalisés, les dispositifs de mise en réseau et les processeurs basés sur des chiplets nécessitant HBM et une intégration dense au niveau du paquet.

CoWoS vs autres technologies d'emballage avancées

CoWoS est l'une des plusieurs technologies d'emballage avancées utilisées pour connecter les die logiques, HBM et chiplets. CoWoS prend en charge des structures en interposeur de silicium, RDL et hybrides RDL/silicium local. D'autres technologies d'emballage utilisent différentes approches pour fournir des connexions die-à-die à haute densité.

CoWoS vs Intel EMIB

Intel EMIB utilise de petits ponts en silicium intégrés dans le substrat de l'emballage au lieu de s'appuyer sur un grand interposeur en dessous de l'ensemble multi-die complet. Ces ponts fournissent des connexions à pas fin uniquement aux bords des dies qui nécessitent une communication à large bande.

EMIB peut connecter des interfaces logique-à-logique et logique-à-HBM tout en réduisant la quantité de silicium utilisée pour le routage au niveau de l'emballage. Intel propose également EMIB-T, qui ajoute des TSV aux ponts intégrés pour des connexions de signal et d'alimentation verticales supplémentaires.

La principale différence est la couverture de routage. CoWoS peut fournir un routage à haute densité sur une plus grande surface d'emballage, tandis que EMIB concentre les interconnexions au niveau du silicium aux interfaces de die sélectionnées.

CoWoS vs TSMC InFO

TSMC InFO utilise des couches de redistribution à haute densité dans une structure d'emballage à éventail. InFO-oS place plusieurs dies logiques ou chiplets sur une structure RDL et connecte ensuite l'assemblage à un substrat d'emballage, permettant l'intégration multi-die sans un grand interposeur en silicium conventionnel.

Comparé à CoWoS, InFO est utilisé à travers un plus large éventail de types d'emballage où le facteur de forme, la densité d'intégration et le rapport coût-performance sont importants. CoWoS est plus fortement associé à de grands emballages AI et HPC qui intègrent une logique haute performance avec plusieurs piles HBM.

CoWoS vs Samsung Cube

La famille Cube de Samsung utilise également différentes combinaisons d'interposeurs en silicium, de RDL et de structures en silicium intégrées.

•2.5D Cube-S place des dies logiques et de la HBM sur un interposeur en silicium. Samsung déclare que sa plateforme Cube-S qualifiée prend en charge un interposeur en silicium de 3,3× avec une logique avancée et jusqu'à huit modules HBM.

•2.3D Cube-E utilise un interposeur RDL sans TSV associé à des ponts en silicium intégrés. Le RDL gère un routage d'emballage plus large, tandis que les ponts en silicium fournissent des connexions plus fines aux interfaces sélectionnées.

•2.3D Cube-R utilise un interposeur basé sur RDL sans un interposeur en silicium complet, permettant une intégration multi-die importante grâce au routage par couche de redistribution.

La principale similarité entre Cube et CoWoS est que les deux familles offrent plusieurs façons d'équilibrer la densité de routage au niveau du silicium avec une intégration RDL de plus grande surface, bien que leurs structures d'emballage et leurs processus de fabrication diffèrent.

CoWoS vs TSMC SoIC

SoIC est principalement une technologie d'empilage de puces 3D, tandis que CoWoS fournit principalement une intégration au niveau d'emballage 2.5D. SoIC connecte les dies verticalement à travers un très fin bonding die-à-die, avec des pas de bonding en dessous de 10 µm dans certaines implementations.

Les deux technologies sont donc complémentaires plutôt que des alternatives directes dans de nombreuses conceptions. Les dies logiques peuvent d'abord être empilés verticalement à l'aide de SoIC et ensuite intégrés dans un plus grand emballage CoWoS avec de la HBM ou des chiplets supplémentaires. TSMC inclut cette combinaison dans sa plateforme d'intégration 3DFabric plus large.

Dans l'ensemble, la principale différence entre ces technologies est l'emplacement de l'interconnexion de plus haute densité : à travers un grand interposeur, dans des ponts en silicium localisés, au sein de RDL à éventail, ou verticalement entre les dies empilés.

Feuille de route CoWoS : Plus grands emballages, HBM4 et défis d'échelle

La feuille de route CoWoS comprend des zones d'interposeur plus grandes, plus de dies de calcul, des piles HBM supplémentaires et de nouvelles technologies de distribution d'énergie. Toutefois, les annonces de feuille de route doivent être séparées des technologies qui sont qualifiées ou déjà en production de volume. La taille de l'emballage, le nombre de HBM et le calendrier de production doivent être vérifiés par rapport aux derniers matériaux TSMC avant publication.

Élément de feuille de route	Statut public en date d'août 2026
3.5-reticule CoWoS-L	En production de volume depuis 2024
5.5-reticule CoWoS	TSMC a déclaré en avril 2026 qu'il produisait cette taille. Du matériel de rapport annuel antérieur décrivait la qualification et la montée en production du CoWoS-L de 5.5-reticules pendant 2026
9.5-reticule CoWoS	Plan annoncé pour production de volume en 2027, avec 12 ou plus de piles HBM
14-reticule CoWoS	Objectif de feuille de route annoncé pour 2028, décrit comme intégrant environ 10 gros dies de calcul et 20 piles HBM
Au-delà de 14 reticules	Objectif d'expansion à long terme pour 2029

Zones d'emballage CoWoS plus grandes

TSMC indique que le CoWoS-L de 3.5-reticules est en production de volume depuis 2024. En avril 2026, la société a déclaré produire des CoWoS de taille 5.5-reticules et planifier des versions plus grandes. Le rapport annuel TSMC de 2025 décrivait le CoWoS-L de 5.5-reticules comme ayant terminé la qualification en 2026, tandis qu'une autre section indiquait que la certification avait été complétée et que la production de volume commencerait pendant 2026. Ces déclarations peuvent faire référence à différentes étapes de plateforme, de qualification ou de produit client, donc leur formulation originale doit être préservée plutôt que interprétée comme une préparation universelle.

TSMC a annoncé en 2025 qu'il prévoyait de faire passer le CoWoS à 9,5 réticules en production de masse en 2027, avec une capacité pour 12 piles HBM ou plus. Ses documents de symposium d'avril 2026 ont ajouté un objectif de feuille de route de 14 réticules, décrit comme intégrant environ 10 grands dies de calcul et 20 piles HBM, avec une production prévue pour 2028 et une expansion au-delà de 14 réticules discutée pour 2029. Les configurations à 9,5 réticules et 14 réticules restent des plans annoncés ou des objectifs de feuille de route, pas une production actuelle confirmée.

HBM4 et dies logiques de base

HBM4 change plus que la pile de mémoire elle-même. Son die logique de base peut gérer les fonctions d'interface, de contrôle et de signal, rendant la technologie de mémoire, le processus de die de base, le routage de l'interposeur et le die de calcul plus étroitement connectés.

TSMC a identifié publiquement des solutions de dies logiques de base N12 et N3 pour HBM4. Dans une discussion technique ultérieure, il a décrit N12 pour les conceptions HBM4 et N3P pour les conceptions HBM4E personnalisées. Ces déclarations montrent le soutien technologique prévu par TSMC, mais elles ne confirment pas que chaque combinaison HBM4 et CoWoS a terminé la qualification client ou est entrée en production.

Limites de livraison d'énergie et de refroidissement

L'augmentation de la surface du package permet d'intégrer plus de logique et de mémoire, mais cela augmente également la demande de courant, la charge transitoire, la densité de chaleur et la difficulté de distribution d'énergie. TSMC a identifié la livraison d'énergie et la dissipation thermique comme des limites majeures à l'échelle continue de l'IA.

L'entreprise a présenté des condensateurs à tranchée profonde intégrés, des condensateurs MIM haute densité et des régulateurs de tension intégrés comme méthodes pour améliorer la livraison locale de charge et réduire l'impédance de distribution d'énergie. TSMC a également publié des recherches sur le CoWoS utilisant des matériaux d'interface thermique améliorés et des démonstrations de refroidissement liquide pour des packages avec une puissance thermique de conception allant jusqu'à 2 kW. Ce sont des technologies publiées et des démonstrations, pas des spécifications garanties pour chaque package CoWoS commercial.

Contraintes de rendement, de substrat et d'approvisionnement en HBM

Un package CoWoS plus grand nécessite que les dies logiques, les piles HBM, la structure d'interposeur ou RDL, les interconnexions locales en silicium, le substrat de package, les bumps, le remplissage et les processus d'assemblage répondent ensemble aux exigences de rendement et de fiabilité. L'augmentation de la surface du package augmente également le nombre d'interfaces et les étapes de fabrication qui doivent être contrôlées.

Lors de sa conférence téléphonique sur les résultats de juillet 2026, TSMC a déclaré que la capacité de backend restait en mode de pénurie. Il a également discuté de la collaboration avec les fournisseurs de substrat tout en développant des approches d'emballage alternatives. Cela montre que l'échelle de production dépend de l'ensemble de la chaîne d'approvisionnement plutôt que de la seule capacité d'assemblage du CoWoS.

L'approvisionnement en HBM et la qualification des produits peuvent créer des contraintes supplémentaires car chaque conception d'accélérateur nécessite des piles de mémoire, des dies logiques de base, un routage, une livraison d'énergie et des limites thermiques compatibles. Un objectif public de compte HBM décrit donc une intégration potentielle du package, pas une disponibilité garantie du produit.

Les progrès de la feuille de route CoWoS dépendent finalement de la réussite de la qualification technologique et client, du rendement de fabrication, de la disponibilité des substrats, de l'approvisionnement en HBM, de la livraison d'énergie, du refroidissement, du contrôle du déformation et de la fiabilité à long terme, et pas seulement de la taille du package.